Przerzutnik JK jest podstawowym elementem konstrukcyjnym elektroniki cyfrowej, szeroko stosowanym do przechowywania danych, liczników i projektowania logiki sekwencyjnej. Pokonuje ograniczenia przerzutnika SR, eliminując nieprawidłowe stany i zapewniając elastyczne funkcje sterowania, takie jak Set, Reset, Hold i Toggle. Ten artykuł wyjaśnia jego zasadę działania, strukturę wewnętrzną, tabele prawdy, typy, zastosowania i praktyczne zastosowanie.
Klasa C1. Przegląd JK Flip-Flop
Klasa C2. JK Flip-Flop Tabela prawdy i tabela stanów
Klasa C3. Schemat blokowy przerzutnika JK
Klasa C4. Symbol logiki przerzutnika JK i schemat pinów
Klasa C5. Przerzutnik Master-Slave JK
Klasa C6. Metody wyzwalania przerzutnika JK
Klasa C7. Schemat czasowy przerzutnika JK
Klasa C8. Przerzutnik JK wykorzystujący bramki NAND
Klasa C9. Popularne układy scalone JK Flip-Flop
Klasa C10. Zastosowania przerzutników JK
Klasa C11. Porównanie przerzutników JK i przerzutników SR, D i T
Klasa C12. Rozwiązywanie problemów i typowe błędy projektowe
Klasa C13. Konkluzja
Klasa C14. Często zadawane pytania [FAQ]
Przegląd przerzutników JK
Przerzutnik JK to bistabilny sekwencyjny obwód logiczny, który przechowuje jeden bit danych przy użyciu dwóch stabilnych stanów. Posiada dwa wejścia (J dla Set, K dla Reset), dwa wyjścia (Q i Q′) oraz wejście zegara (CLK). Opcjonalne wejścia Preset (PR) i Clear (CLR) umożliwiają sterowanie asynchroniczne.
Przerzutniki JK obsługują dwa tryby pracy:
• Tryb synchroniczny – Wyjście zmienia się tylko na wejściu zegara.
• Tryb asynchroniczny – Preset i Clear zastępują zegar i wymuszają natychmiastowe zmiany wyjścia.
W przeciwieństwie do przerzutnika SR, przerzutnik JK unika stanu nieprawidłowego. Gdy J = K = 1, wykonuje operację przełączania, wyjście załącza każdy impuls zegarowy z powodu wewnętrznego sprzężenia zwrotnego.
Tabela prawdy i tabela stanów JK Flip-Flop
Tabela prawdy (z wejściami asynchronicznymi)
W tej tabeli pokazano, jak wyjście reaguje na taktowane dane wejściowe i asynchroniczne warunki preset/clear.
| PR | CLR | CLK | J | Tys. | Q(n+1) | Operacja |
|---|---|---|---|---|---|---|
| 0 | 1 | Z | Z | Z | 1 | Zestaw asynchroniczny |
| 1 | 0 | Z | Z | Z | 0 | Resetowanie asynchroniczne |
| 1 | 1 | 0 | Z | Z | Qn | Bez zmian |
| 1 | 1 | ↑ | 0 | 0 | Qn | Utrzymać |
| 1 | 1 | ↑ | 1 | 0 | 1 | Zestaw |
| 1 | 1 | ↑ | 0 | 1 | 0 | Resetowanie |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | Przełącznik |
Tablice stanów (tablice charakterystyki i wzbudzenia)
Tabelę prawdy można uprościć do dwóch ważnych tabel stanów używanych w projektowaniu i analizie.
Tabela charakterystyk
Definiuje dane wyjściowe następnego stanu na podstawie danych wejściowych i bieżącego stanu.
| J | Tys. | Q(n) | Q(n+1) |
|---|---|---|---|
| 0 | 0 | Qn | Qn (Wstrzymaj) |
| 1 | 0 | Qn | 1 (Zestaw) |
| 0 | 1 | Qn | 0 (Resetowanie) |
| 1 | 1 | Qn | Q̅n (Przełącz) |
Równanie charakterystyczne:
Q(n+1) = J· Q̅n + K̅· Qn
Tabela wzbudzeń
Definiuje wymagane dane wejściowe (J, K) do osiągnięcia określonego przejścia.
| Q(n) | Q(n+1) | J | Tys. |
|---|---|---|---|
| 0 | 0 | 0 | Z |
| 0 | 1 | 1 | Z |
| 1 | 0 | Z | 1 |
| 1 | 1 | Z | 0 |
(X = nie obchodzi mnie to)
Schemat blokowy przerzutnika JK
Schemat blokowy przerzutnika JK pokazuje, w jaki sposób jego kluczowe dane wejściowe i wewnętrzne sprzężenie zwrotne współdziałają w celu kontrolowania jego wyjścia. Wejścia J i K określają działania ustawiania i resetowania, umożliwiając zapisywanie lub zmianę stanu wyjścia w oparciu o logikę wejściową. Sygnał zegara (CLK) synchronizuje te operacje tak, że zmiany zachodzą tylko przy określonych przejściach zegara, zapewniając przewidywalny czas w obwodach cyfrowych.
Oprócz tych podstawowych wejść, przerzutnik JK może również zawierać asynchroniczne wejścia sterujące: Preset (PR) i Clear (CLR). Wejścia te mogą natychmiast wymusić wyjście na logikę 1 lub logikę 0, niezależnie od stanu zegara, co czyni je przydatnymi do inicjalizacji obwodów. Charakterystyczną cechą przerzutnika JK jest jego wewnętrzna ścieżka sprzężenia zwrotnego, w której prąd wyjściowy Q jest wprowadzany z powrotem do sieci logicznej. To sprzężenie zwrotne umożliwia działanie przełącznika, gdy zarówno J, jak i K są ustawione na 1, umożliwiając wyjściu zmianę stanów przy każdym impulsie zegara.
Symbol logiki przerzutnika JK i schemat pinów
Symbol logiczny
Symbol logiczny podkreśla:
• Dwa wejścia: J (Set) i K (Reset)
• Jedno wejście zegara ze znacznikiem wyzwalacza krawędziowego (symbol trójkąta, często z bąbelkiem, jeśli aktywny-niski)
• Opcjonalne wejścia asynchroniczne: PR (Preset) i CLR (Clear)
• Dwa wyjścia: Q i Q′ (komplementarne)
Schemat pinów (przykład: układ scalony przerzutnika 74LS76 JK)
Schemat pinów pokazuje, jak przerzutniki JK są implementowane w pakietach IC, takich jak DIP-14.
| Numer PIN | Nazwa pinu | Opis |
|---|---|---|
| 1 | CLR₁ | Asynchronous Clear (Active LOW) dla Flip-Flop 1 |
| 2 | K₁ | Wejście K dla przerzutnika 1 |
| 3 | J₁ | Wejście J dla przerzutnika 1 |
| 4 | CLK₁ | Wejście zegara dla przerzutnika 1 |
| 5 | PR₁ | Preset asynchroniczny (Active LOW) dla Flip-Flop 1 |
| 6 | Pytanie ₁ | Wyjście Q dla przerzutnika 1 |
| 7 | Waga | Ziemia |
| 8 | Q₂ | Wyjście Q dla przerzutnika 2 |
| 9 | PR₂ | Ustawienie asynchroniczne (aktywne NISKIE) dla Flip-Flop 2 |
| 10 | CLK₂ | Wejście zegara dla przerzutnika 2 |
| 11 | J₂ | Wejście J dla przerzutnika 2 |
| 12 | K₂ | Wejście K dla przerzutnika 2 |
| 13 | CLR₂ | Asynchroniczne czyszczenie (aktywne NISKIE) dla przerzutnika 2 |
| 14 | Wirtualna karta kredytowa (VCC Dodatnie napięcie zasilania |
Przerzutnik Master-Slave JK
Częstym wyzwaniem w przerzutnikach JK jest stan wyścigu, który występuje, gdy oba wejścia są WYSOKIE (J = K = 1), a impuls zegarowy pozostaje WYSOKI wystarczająco długo, aby wyjście przełączało się wielokrotnie w ciągu jednego cyklu. Prowadzi to do niestabilnego zachowania.
Konfiguracja Master-Slave zapewnia tylko jedną zmianę wyjścia na impuls zegarowy i zapobiega niepożądanym oscylacjom nawet wtedy, gdy J = K = 1. Ta metoda kontroluje problem wyścigu dookoła, dzieląc operację na dwa etapy: Master odpowiada, gdy CLK = HIGH, a Slave aktualizuje się, gdy CLK = LOW.
Bardziej zaawansowane metody sterowania zegarem, które również zapobiegają wyścigowi, znajdują się w Rozdziale 9 (Metody wyzwalania).
Metody wyzwalania przerzutnika JK
Bezpośredni przerzutnik JK wykorzystujący zegary wyzwalane poziomem może cierpieć na problem zwany wyścigiem, który występuje, gdy J = K = 1, podczas gdy zegar pozostaje WYSOKI wystarczająco długo, aby wyjście przełączało się wielokrotnie w ciągu jednego impulsu zegara. Prowadzi to do niestabilnej pracy.
Aby wyeliminować ten problem, stosowane są dwie strategie wyzwalania:
| Typ wyzwalacza | Opis | Zapobieganie wyścigom dookoła | Stosowanie |
|---|---|---|---|
| Mistrz-Niewolnik JK | Dwa zatrzaski połączone kaskadowo; Master aktywny na WYSOKIM zegarze, Slave na NISKIM | Limity przełączania na raz na cykl | Obwody edukacyjne, umiarkowana prędkość |
| JK wyzwalany krawędziowo | Przechwytuje dane wejściowe tylko na krawędzi zegara ↑ lub ↓ | Całkowicie eliminuje wyścigi dookoła | Nowoczesne systemy synchroniczne |
Tabela zachowań krawędzi zegara
| Krawędź zegara | J | Tys. | Q(n+1) |
|---|---|---|---|
| Brak krawędzi | Z | Z | Qn (Wstrzymaj) |
| ↑ lub ↓ | 0 | 0 | Qn |
| ↑ lub ↓ | 1 | 0 | 1 (Zestaw) |
| ↑ lub ↓ | 0 | 1 | 0 (Resetowanie) |
| ↑ lub ↓ | 1 | 1 | Q̅n (Przełącz) |
Przerzutniki JK wyzwalane krawędziowo dominują w praktycznych projektach cyfrowych, ponieważ zapewniają czyste przejścia i kompatybilność z architekturami zegarów synchronicznych.
Schemat czasowy przerzutnika JK
Diagram taktowania pokazuje, jak zmienia się wyjście przerzutnika JK w odpowiedzi na zmiany zegara (CLK) i sygnałów wejściowych (J i K) w czasie. Jest to cenne narzędzie do zrozumienia zachowania przerzutnika w obwodach synchronicznych.
Podczas każdej aktywnej krawędzi zegara (zwykle zbocza narastającego, ↑), przerzutnik próbkuje dane wejściowe i aktualizuje wyjście Q zgodnie z następującymi regułami:
• J = 0, K = 0 → Stan wstrzymania (wyjście pozostaje niezmienione)
• J = 1, K = 0 → Set (Q staje się 1)
• J = 0, K = 1 → Reset (Q zmienia się w 0)
• J = 1, K = 1 → Przełącz (Q przełącza na przeciwną wartość)
Typowy schemat taktowania przerzutnika JK obejmuje:
• Przebieg zegara (CLK) – określa, kiedy następuje aktualizacja wyjścia
• Sygnały wejściowe (J i K) – pokazują stany wejść w czasie
• Sygnały wyjściowe (Q i Q′) – wyświetlanie przejść stanu w przejrzysty sposób w oparciu o wejście i zegar
Ten diagram pomaga wizualizować sekwencję zmian stanu, ułatwiając analizowanie problemów z chronometrażem, weryfikowanie zachowania synchronicznego oraz zrozumienie wymagań dotyczących czasu konfiguracji i wstrzymania w projektowaniu cyfrowym.
Przerzutnik JK wykorzystujący bramki NAND
Przerzutnik JK może być skonstruowany przy użyciu podstawowych bramek NAND, co ujawnia, jak urządzenie funkcjonuje wewnętrznie na poziomie bramki. Ta implementacja jest powszechnie stosowana w edukacji logiki cyfrowej, ponieważ pokazuje, jak działa sprzężenie zwrotne i sterowanie zegarem w celu tworzenia stabilnych obwodów sekwencyjnych.
Wewnętrzna logika jest budowana za pomocą:
• Dwie sprzężone krzyżowo bramki NAND, które tworzą podstawowy zatrzask bistabilny.
• Dwie dodatkowe bramki NAND do przetwarzania wejść J i K wraz z poprzednim wyjściowym sprzężeniem zwrotnym.
• Bramki NAND sterowane zegarem, które umożliwiają zmianę stanu tylko wtedy, gdy sygnał zegara jest aktywny, zapewniając pracę synchroniczną.
Zachowania funkcjonalne
• Logika sprzężenia zwrotnego zapobiega nieprawidłowym stanom – W przeciwieństwie do zatrzasku SR, konfiguracja JK bezpiecznie obsługuje wszystkie kombinacje wejść.
• Przełącz działanie dla J = K = 1 – Wewnętrzne sprzężenie zwrotne zmienia stan wyjścia dla każdego aktywnego impulsu zegarowego.
• Praca synchroniczna – Wejście zegara zapewnia, że wyjście zmienia się tylko w określonych godzinach, umożliwiając integrację z innymi sekwencyjnymi obwodami logicznymi.
Ta konstrukcja na poziomie bramki pomaga wyjaśnić, dlaczego przerzutnik JK jest uważany za uniwersalny i niezawodny. Jednak ze względu na stosunkowo złożoną strukturę i opóźnienie propagacji, praktyczne systemy cyfrowe często wykorzystują przerzutniki JK wyzwalane krawędziowo lub zintegrowane wersje układów scalonych zamiast budować je z dyskretnych bramek.
Podczas gdy przerzutnik JK na poziomie bramki wyjaśnia logikę wewnętrzną, praktyczne systemy cyfrowe muszą również rozwiązywać problemy z czasem, takie jak wyścig dookoła. Prowadzi to do ulepszonych technik wyzwalania, które zostaną omówione dalej.
Popularne układy scalone JK Flip-Flop
Przerzutniki JK są dostępne jako układy scalone (IC) zarówno w rodzinach TTL (Transistor-Transistor Logic), jak i CMOS. Te układy scalone są powszechnie stosowane w licznikach, dzielnikach częstotliwości, rejestrach przesuwnych i obwodach sterowania pamięcią.
| Numer IC | Rodzina układów logicznych | Opis |
|---|---|---|
| Zobacz materiał 74LS73 | Czas wygaśnięcia (TTL) | Podwójny przerzutnik JK z asynchronicznym Clear; Używany w podstawowych aplikacjach logiki sekwencyjnej |
| Zobacz materiał 74LS76 | Czas wygaśnięcia (TTL) | Podwójny przerzutnik JK z asynchronicznym ustawieniem wstępnym i czystym; umożliwia zewnętrzną kontrolę stanów początkowych |
| Zobacz materiał 74LS107 | Czas wygaśnięcia (TTL) | Podwójny przerzutnik JK z funkcją active-low Clear i przełączaniem; Idealny do liczników Divide-by-2 |
| CD4027B | Matryca CMOS | Podwójny przerzutnik JK z Set i Reset; Oferuje niskie zużycie energii i szeroki zakres napięcia |
Zastosowania klapek JK
Przerzutniki JK są szeroko stosowane, ponieważ mogą pełnić funkcję elementów pamięci, urządzeń przełączających i liczników synchronicznych. Typowe zastosowania obejmują:
• Podział częstotliwości i liczniki – Podziel częstotliwość zegara przez 2 w trybie przełączania
• Rejestry przesuwne – używane w konwersji danych szeregowo-równoległych
• Maszyny stanów (FSM) – logika sekwencji sterujących w systemach cyfrowych
• Kondycjonowanie sygnału – Odbijanie przełączników mechanicznych
• Kształtowanie impulsów zegara – Generuj sygnały o fali prostokątnej
Porównanie przerzutników JK i przerzutników SR, D i T
| Funkcja | Japończyk JK | Przerzutnik SR | D Przerzutnik | Przerzutnik T |
|---|---|---|---|---|
| Wejścia | J, K | S, R | D | T |
| Nieprawidłowy stan | Brak | S=R=1 nieprawidłowy | Brak | Brak |
| Tryby pracy | Ustaw, zresetuj, przełącz | Ustaw, zresetuj | Przekazywanie danych | Tylko przełączanie |
| Przypadek użycia | Liczniki, rejestry | Prosty zatrzask | Pamięć, rejestry przesuwne | Liczniki |
| Złożoność | Umiarkowany | Prosty | Prosty | Bardzo proste |
| Obsługa wyzwalania krawędzi | Tak | Tak | Tak | Tak |
Przerzutnik JK jest najbardziej elastyczny spośród wszystkich przerzutników. Może symulować funkcje przerzutników SR, D i T i jest szeroko stosowany w licznikach i cyfrowych obwodach sterujących.
Rozwiązywanie problemów i typowe błędy projektowe
| Częsty problem | Opis | Rozwiązanie |
|---|---|---|
| Błąd synchronizacji zegara | Wiele przerzutników używających niezsynchronizowanych zegarów powoduje niezgodności czasu | Korzystanie z jednego globalnego źródła zegara** |
| Szum wejściowy lub odbicie przełącznika | Głośne wejścia lub przełączniki mechaniczne powodują fałszywe wyzwalanie | Dodawanie obwodów debouncing lub filtrów RC |
| Pływające piny Preset/Clear (PR/CLR) | Niepołączone asynchroniczne wejścia powodują nieprzewidywalne wyjścia | Powiąż nieużywany PR/CLR ze zdefiniowanymi poziomami logicznymi |
| Naruszenia czasu konfiguracji i wstrzymania | Zmiana J/K zbyt blisko przejścia zegara prowadzi do metastabilności | Utrzymuj stabilne dane wejściowe przed i po krawędzi zegara |
Wnioski
Przerzutnik JK pozostaje wszechstronnym i niezawodnym urządzeniem w nowoczesnych systemach cyfrowych ze względu na jego zdolność do przełączania stanów i obsługi operacji synchronicznych i asynchronicznych. Niezależnie od tego, czy jest realizowany za pomocą bramek logicznych, czy układów scalonych, jest używany w licznikach, rejestrach i obwodach sterujących. Zrozumienie jego zachowania i czasu pomaga w projektowaniu stabilnych i wydajnych aplikacji logiki sekwencyjnej.
Często zadawane pytania [FAQ]
Dlaczego przerzutnik JK nazywany jest "uniwersalnym przerzutnikiem"?
Przerzutnik JK nazywany jest przerzutnikiem uniwersalnym, ponieważ może pełnić funkcje przerzutników SR, D i T, po prostu konfigurując swoje wejścia J i K. Dzięki temu można go dostosować do różnych zastosowań logiki sekwencyjnej.
Jaka jest główna różnica między klapkami JK wyzwalanymi poziomem a przerzutkami JK wyzwalanymi krawędziowo?
Przerzutnik JK wyzwalany poziomem reaguje na cały WYSOKI lub NISKI poziom impulsu zegarowego, podczas gdy przerzutnik JK wyzwalany krawędziowo aktualizuje swoje wyjście tylko przy zboczu narastającym lub opadającym, zapobiegając problemom z wyścigiem.
Jak przekonwertować przerzutnik JK na przerzutnik D?
Przerzutnik JK może działać jak przerzutnik D, łącząc J = D i K = D′. Zmusza to dane wyjściowe do podążania za danymi wejściowymi, naśladując zachowanie przesyłania danych przerzutnika D.
Co powoduje metastabilność w klapkach JK?
Metastabilność występuje, gdy wejścia J i K zmieniają się zbyt blisko przejścia zegara, naruszając czas konfiguracji lub podtrzymania. Może to spowodować nieprzewidywalne lub oscylujące stany wyjściowe.
Czy przerzutniki JK mogą być używane do podziału częstotliwości?
Tak. Gdy oba wejścia J i K są zremisowane HIGH (J = K = 1), przerzutnik JK przełącza swoje wyjście przy każdym impulsie zegarowym. Dzieli to częstotliwość zegara przez 2, co czyni ją przydatną w licznikach cyfrowych i dzielnikach częstotliwości.